数电——自动售货机

2023-07-05

一总体设计思想

1 总体流程

2 单元电路组成及功能

2.1 分频模块

由于50MHZ频率过高，指示灯闪烁和倒计时时间极短，肉眼看不出来，所以需要将FPGA板上的50MHZ时钟降频，获得一个周期0.2秒的脉冲。

2.2 指示灯闪烁及倒计时模块

当处于等待状态时，使八个黄灯按流水的方式闪烁，提示用户目前正在等待选择商品和投币

当处于交易成功状态时，使八个黄灯交替闪烁，提示用户目前已经交易成功

当处于警告状态时，使八个红灯和八个黄灯交替闪烁，提示用户投币不足，交易失败

利用0.2秒的脉冲连续计数15次获得三秒的倒计时，倒计时结束时将当前投币数清零

2.3 流程控制模块

负责整个售货机的流程控制，总共有四个状态：选择商品、选择投币、确认交易并判断交易结果、复位。

选择商品：可以通过拨动四个开关将其置1来选择买四种价格的商品，分别为10元、5元、2元、1元。

选择投币：可以通过拨动四个开关将其置1来选择投四种价格的硬币，分别为10元、5元、2元、1元。

确认交易：可以按动FPGA板右下角的一个按钮来确认进行交易，如果投入的硬币足够则交易成功并计算找零和售货额增加，如果投入的硬币不够则报警。

复位：可以按动FPGA板右下角的一个按钮来进行复位，将当前选择的商品、投入的硬币、找零数清零。

2.4 数码管显示模块

FPGA板共有8个数码管，选择左1、2数码管显示当前商品的价格，选择左3、4数码管显示当前投币数、选择左5、6数码管显示找零数、选择左7，8数码管显示总售货额。

二系统逻辑框图

三单元电路设计及总体电路设计图

1 分频模块

module Divider

(

input CLK_50M,

output reg clk_out

);

integer temp;

always @ (posedge CLK_50M)

    begin

    //9999999 0.2

       if(temp==9999999)

       begin

           clk_out=~clk_out;

           temp<=0;

       end

       else

       temp<=temp+1;       

                  

    end

endmodule

2 流程控制模块

module top_VendingMachine

(

input wire init_flag,

input wire clk,

input wire confirm,

input wire insert,

input wire rst_n,

input wire time_end,

input [3:0]CurrentGoods,

input [3:0]CurrentCoin,

 

output reg [3:0]state,

output reg [7:0]SaleSum,

output reg [7:0]CoinSum,

output reg [7:0]CurrentGoodsValue,

output reg [7:0]Change,

 

output [31:0]disp_data,

output reg[3:0]SelectedGoods,

 

output reg temp_flag,

output reg temp_flag_last,

output reg [7:0]temp_CoinSum,

 

output reg [1:0]time_flag

);

parameter SelectGoods=0;

parameter InsertCoin=1;

parameter JudgeCoin=2;

parameter Recover=3;

reg flag;

 

assign disp_data={CurrentGoodsValue,CoinSum,Change,SaleSum};

 

 

always@(negedge rst_n or posedge init_flag or negedge insert )

begin

    if(!rst_n)

        CoinSum<=8'b0000_0000;

    else if(init_flag)

       CoinSum<=8'b0000_0000;

    else

       case(CurrentCoin)

           4'b0001: CoinSum<=CoinSum+4'b0001;

           4'b0010: CoinSum<=CoinSum+4'b0010;

           4'b0100: CoinSum<=CoinSum+4'b0101;

           4'b1000: CoinSum<=CoinSum+4'b1010;

           default: CoinSum<=CoinSum;

       endcase     

end

 

always@(negedge rst_n or negedge confirm)

    if(!rst_n)

       begin

           state<=SelectGoods;

           SaleSum<=8'b0000_0000;

           

           flag<=0;

           

           CurrentGoodsValue<=8'b0000_0000;

           Change<=8'b0000_0000;

       end

    else if(!confirm)

           begin

              case(state)

                  SelectGoods:

                     begin

                         SelectedGoods<=CurrentGoods;

                         if(CurrentGoods==4'b0001)

                            CurrentGoodsValue<=8'b0000_0001;

                         else if(CurrentGoods==4'b0010)

                            CurrentGoodsValue<=8'b0000_0010;

                         else if(CurrentGoods==4'b0100)

                            CurrentGoodsValue<=8'b0000_0101;

                         else if(CurrentGoods==4'b1000)

                            CurrentGoodsValue<=8'b0000_1010;

                         state<=JudgeCoin;

                     end

                  /*

                  InsertCoin:

                     begin

                         state<=JudgeCoin;

                     end*/

                  JudgeCoin:

                     begin

                         if(CoinSum<CurrentGoodsValue)

                            begin

                                time_flag<=2'b11;

                                SelectedGoods<=4'b0000;

                            end

                         else

                            begin

                                time_flag<=2'b10;

                                Change<=CoinSum-CurrentGoodsValue;

                                SelectedGoods<=CurrentGoods;

                                SaleSum<=SaleSum+CurrentGoodsValue;

                            end

                         state<=Recover;

                     end

                  Recover:

                     begin

                         CurrentGoodsValue<=8'b0000_0000;

                         SelectedGoods<=4'b0000;

                         flag<=0;

                         Change<=8'b0000_0000;

                         time_flag<=2'b00;

                         

                         state<=SelectGoods;

                     end

                  default: state<=SelectGoods;

              endcase

           end

endmodule

3 数码管显示模块

module Display (hex_digit, segh,segl);

   input [7:0] hex_digit;

   output [6:0] segh;

   reg [6:0] segh;

   output [6:0] segl;

   reg [6:0] segl;

reg [7:0]num;

reg [7:0]temp;

always@(*)

begin

    num<=hex_digit[3:0]+hex_digit[7:4]*16;

    if(num >= 8'd10)

        begin

              temp[7:4] <= num/10;

              temp[3:0] <= num%10;

        end

    else

     begin

           temp[7:4] <= 8'h00;

           temp[3:0] <= num;

     end

end     

 

always @(temp[7:4])

     case(temp[7:4])

       4'h0: segh = ~7'h3F;

       4'h1: segh = ~7'h06;

       4'h2: segh = ~7'h5B;

       4'h3: segh = ~7'h4F;

       4'h4: segh = ~7'h66;

       4'h5: segh = ~7'h6D;

       4'h6: segh = ~7'h7D;

       4'h7: segh = ~7'h07;

       4'h8: segh = ~7'h7F;

       4'h9: segh = ~7'h6F;

       4'ha: segh = ~7'h77;

       4'hb: segh = ~7'h7C;

       4'hc: segh = ~7'h39;

       4'hd: segh = ~7'h5E;

       4'he: segh = ~7'h79;

       4'hf: segh = ~7'h71;

     endcase

always @(temp[3:0])

     case(temp[3:0])

       4'h0: segl = ~7'h3F;

       4'h1: segl = ~7'h06;

       4'h2: segl = ~7'h5B;

       4'h3: segl = ~7'h4F;

       4'h4: segl = ~7'h66;

       4'h5: segl = ~7'h6D;

       4'h6: segl = ~7'h7D;

       4'h7: segl = ~7'h07;

       4'h8: segl = ~7'h7F;

       4'h9: segl = ~7'h6F;

       4'ha: segl = ~7'h77;

       4'hb: segl = ~7'h7C;

       4'hc: segl = ~7'h39;

       4'hd: segl = ~7'h5E;

       4'he: segl = ~7'h79;

       4'hf: segl = ~7'h71;

     endcase

endmodule

4 指示灯闪烁及倒计时模块

module Time

(

input [1:0]time_flag,

input clk,

input confirm,

output reg time_end,

output reg init_flag,

output reg [15:0]warn

);

reg [3:0]count;

reg f;

always@(posedge clk)

begin

    init_flag<=0;

    if(time_flag==2'b11)

       case(warn)

           16'b1010_1010_1010_1010:warn<=16'b0101_0101_0101_0101;

           16'b0101_0101_0101_0101:warn<=16'b1010_1010_1010_1010;

           default:warn<=16'b1010_1010_1010_1010;

       endcase

    else if(time_flag==2'b10)

       case(warn)

           16'b0000_0000_1010_1010:warn<=16'b0000_0000_0101_0101;

           16'b0000_0000_0101_0101:warn<=16'b0000_0000_1010_1010;

           default:warn<=16'b0000_0000_1010_1010;

       endcase

    else if(time_flag==2'b00)

       case(warn)

           16'b0000_0000_1111_0000:warn<=16'b0000_0000_0111_1000;

           16'b0000_0000_0111_1000:warn<=16'b0000_0000_0011_1100;

           16'b0000_0000_0011_1100:warn<=16'b0000_0000_0001_1110;

           16'b0000_0000_0001_1110:warn<=16'b0000_0000_0000_1111;

           default:warn<=16'b0000_0000_1111_0000;

       endcase

    if(time_flag!=2'b00)

       begin

           if(f!=time_flag)

              count<=4'b0000;

           f<=time_flag;

           if(count>=4'b1111)

              begin

                  time_end<=1'b1;

                  count<=4'b0000;

                  init_flag<=1;

              end

           else

              begin

                  time_end<=1'b0;

                  count<=count+1'b1;

              end

       end

    else

       time_end<=1'b1;

end

endmodule

5 总体电路设计

module VendingMachine

(

    input CLK,//时钟

    input rst_n,//复位

 

    input [1:0]key,

 

    input [3:0]CurrentGoods,

    input [3:0]CurrentCoin,

 

    output wire [3:0] SelectedGoods,//led灯

    output wire [15:0] warn,

    output wire [55:0] seg,//段选信号

    output wire init_flag,

    output wire [1:0]time_flag,

    output wire time_end,

    

    output wire [3:0]state,

    output wire [31:0]disp_data

);

wire clock;

wire [1:0]key_en;

Divider divider(

              .CLK_50M(CLK),

              .clk_out(clock),

              //.warn(warn)

              );

 

Time count3_time(

              .time_flag(time_flag),

              .clk(clock),//clock

              .time_end(time_end),

              .init_flag(init_flag),

              .warn(warn),

              .confirm(confirm)

              );

                         

Display display_3(

              .hex_digit(disp_data[31:24]),

              .segh(seg[41:35]),

              .segl(seg[34:28]),

              );

Display display_5(

              .hex_digit(disp_data[23:16]),

              .segh(seg[27:21]),

              .segl(seg[20:14]),

              );

Display display_7(

              .hex_digit(disp_data[15:8]),

              .segh(seg[13:7]),

              .segl(seg[6:0]),

              );

Display display_1(

              .hex_digit(disp_data[7:0]),

              .segh(seg[55:49]),

              .segl(seg[48:42]),

              );

top_VendingMachine top_vendingmachine( 

                            .init_flag(init_flag),

                            .clk(CLK),

                            .confirm(key[1]),

                            .insert(key[0]),

                            .rst_n(rst_n),

                            .time_end(time_end),

                            .CurrentGoods(CurrentGoods),

                            .CurrentCoin(CurrentCoin),

                            .disp_data(disp_data),

                            .SelectedGoods(SelectedGoods),

                            .time_flag(time_flag),

                            .state(state)

                            );

 

Endmodule

6 顶层文件原理图

四系统实现与调试

1 初始状态

2 选择10元商品

3 投币5元

4 交易失败

5 倒计时三秒清零

6 继续选择商品

7 选择5元商品

8 投币6元

9 交易成功

10 仿真波形图一

场景描述：拨动开关选择10元商品——按下confirm确认选择——拨动开关选择5元硬币——按下insert确认投币——按下confirm确认交易——交易失败——指示灯报警——计时三秒清零。

11 仿真波形图二

场景描述：拨动开关选择5元商品——按下confirm确认选择——拨动开关选择2元硬币——按下insert确认投币——按下insert确认投币——按下insert确认投币——按下confirm确认交易——交易成功——指示灯闪烁——计时三秒清零。

五设计总结

1 问题回顾

问题描述：always敏感列表有三个条件时无法正确得到想要的结果？实际情况为我们想在always敏感列表加入三个条件，一个是复位：检测到时对数据进行清零，一个是检测投币按钮下降沿：检测到时进行投币额累加，一个是检测确认键按钮下降沿：检测到时进行状态变化。整个代码逻辑简单且清晰，一定不会出错，但是实际结果却出现进行投币时按一下投币键累加了n次。

解决思路：

观察现象，发现与按键抖动的情况很像，即按一次键由于抖动在短时间内判断按下了很多次。在网络上搜索各种去抖模块后发现仍然不行，在请教老师后得知板子自带去抖模块，并教导我们先通过灯来看看是否是抖动的原因造成的，后来我们在十进制计数器程序中进行了测试，发现并没有按一次键同时识别到多次的情况。
既然不是抖动的原因，那为什么会造成这种现象？我们从波形仿真的结果进行探究，发现波形仿真中各个值始终为零，与FPGA板实验现象不符合。在板子上明明是可以正常进行操作，只是投币数会计算多次，但是波形仿真却始终为零。我们开始怀疑代码的问题。
通过对代码进行分段注释、换不同的写法并不断波形仿真，最终我们发现是always敏感列表的条件的问题，只要不同时检测确认键和投币键，那么单个功能是可以正常工作的。最终我们将投币功能单独写个always摘出来，整个功能恢复正常。
后来老师说敏感列表如果有一个，那么那个就会被当成时钟，如果有两个那么一个当时钟一个当复位或置位，如果有三个那么一个当时钟，另外两个当复位和置位。我们当时的问题在于想要将确认键和投币键都当作时钟触发always，然而现实中没有与其对应的硬件，即无法综合，会出现意料之外的问题。

2 收获与感想

对于程序的总体设计，应当使用分模块设计，这将使我们的程序耦合性低，也便于小组内的分工，在测试时也可以对于单个模块进行测试，更加有利于问题的定位。

最大的收获是对于如何使用quartus写verilog并进行仿真、下载更加熟练，对于verilog各种语法和坑点有了更多的了解。仿真的时候可能不会出错，但是实际综合的时候却不一定。要牢牢记住的是，verilog是硬件语言，并不是说语法没错就能得到想要的结果，而是立足于现实硬件，如果没有对应的硬件，那么就是不可综合的，人们称之为硬件的魅力。

一 总体设计思想