单周期CPU

2023-07-03

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实验1：设计ALU单元

1.1 实验概述

运用quartus设计ALU单元，并模拟仿真。

1.2 实验内容

设计ALU单元，参照书中155页图 5.13，根据不同的 ALUctr 控制信号选择不同的操作，结果通过波形图显示，包括测试加法等有没有溢出。

1.3 实验设计

根据图5.13确定输入输出，并逐步实现内部的位扩展、加法器、等功能。

1.4 实验过程

源码：

module ALU(

input wire clk,

input wire [31:0]A,

input wire [31:0]B,

input wire [2:0]ALUctr,

 

output reg Zero,

output reg Overflow,

output reg [31:0]Result,

 

output wire SUBctr,OVctr,SIGctr,

output wire [1:0]OPctr,

 

output reg Add_Carry,

output reg Add_Sign,

output reg Add_Overflow,

 

output reg [31:0]Add_Result,

output reg [31:0]Compare,

output reg Less

);

assign SUBctr=ALUctr[2];

assign OVctr=!ALUctr[1]&ALUctr[0];

assign SIGctr=ALUctr[0];

assign OPctr={ALUctr[2]&ALUctr[1],!ALUctr[2]&ALUctr[1]&!ALUctr[0]};

 

reg [31:0]f;

reg temp;

always@(*)

begin

  {Add_Carry, Add_Result}=A+(B^{32{SUBctr}})+SUBctr;

  Add_Sign=Add_Result[31];

  Add_Overflow=((A[31]==B[31]) && (A[31]!=Add_Result[31]));

 

  Less=SIGctr?(Add_Overflow^Add_Sign):(SUBctr^Add_Carry);

  Compare=Less?(-1):0;

  Zero=(Add_Result==0);

  Overflow=OVctr&Add_Overflow;

  case(OPctr)

    3'b00:

     Result=Add_Result;

    3'b01:

     Result=A|B;

    3'b10:

     Result=Compare;

  endcase

end

 

endmodule

理论分析：

ALUctr=000，操作类型为addu

第一组数据-2147483648、-2147483648相加Result=0，zero=1，不判溢出

第二组数据1、2相加Result=3，zero=0，不判溢出

第三组数据2、3相加Result=5，zero=0，不判溢出

ALUctr=001，操作类型为add

数据为-2147483648、-2147483648相加Result=0,zero=1，判断溢出Overflow=1

数据为3、1相加Result=4,zero=0,判断溢出Overflow=0

ALUctr=010，操作类型为or

第一组数据5、2做或运算Result=7，zero=0，不判溢出

第二组数据6、2做或运算Result=7，zero=0，不判溢出

ALUctr=100，操作类型为subu

第一组数据6、7相减Result=-1，zero=0，不判溢出

第二组数据-2147483648、1相减Result=2147483647，zero=0，不判溢出

ALUctr=101，操作类型为sub

第一组数据8、6相减Result=2，zero=0，判溢出Overflow=0

第二组数据8、9相减Result=-1，zero=0，判溢出Overflow=0

第三组数据-2147483648、1相减Result=2147483647，zero=0，判溢出Overflow=1

ALUctr=110，操作类型为sltu

第一组数据10、11无符号数比较大小Result={32{1}}，zero=0，不判溢出

第二组数据-2147483648、1无符号数比较大小Result=0，zero=0，不判溢出

第三组数据1、0无符号数比较大小Result=0，zero=0，不判溢出

ALUctr=110，操作类型为slt

第一组数据1、2带符号数比较大小Result={32{1}}，zero=0，不判溢出

第二组数据-2147483648、1带符号数比较大小Result={32{1}}，zero=0，不判溢出

1.5****实验结果

1.6****实验小结

通过本次实验更加熟悉quartus的使用和verilog的编写，也对ALU单元的原理理解的更为透彻。

实验2：寄存器组和存储器模块设计

2.1 实验概述

运用quartus设计寄存器组和存储器模块，并模拟仿真。

2.2 实验内容

寄存器组和存储器模块设计，能够实现数据的读写功能。

2.3 实验设计

根据寄存器组的图和存储器模块的图确定输入输出，并逐步数据读写功能。

2.4 实验过程

寄存器源码：

module RegFile(CLK,WE,RW,RA,RB,busW,busA,busB);

  parameter ADDR = 5;

  parameter NUMB = 1<<ADDR;

  parameter SIZE = 32;

  

  input CLK;

  input WE;

  input [ADDR:1]RA;

  input [ADDR:1]RB;

  input [ADDR:1]RW;

  

  input [SIZE:1]busW;

  output [SIZE:1]busA;

  output [SIZE:1]busB;

  

  reg [SIZE:1]REG_Files[0:NUMB-1];

  integer i;

  

  initial

    for(i=0;i<NUMB;i=i+1) REG_Files[i]<=0;

  always@(posedge CLK)

  begin

    if(WE)

        REG_Files[RW]<=busW;

  end

 

  assign busA=REG_Files[RA];

  assign busB=REG_Files[RB];

 

endmodule

存储器单元源码：

module cache(CLK,WE,Address,Data_In,Data_Out);

  parameter NUMB = 256;

  parameter SIZE = 32;

  

  input CLK;

  input WE;

  input [SIZE:1]Data_In;

  input [SIZE:1]Address;

  output [SIZE:1]Data_Out;

  

  reg[SIZE:1] MemReg[256:0];

  

  integer i;

  initial

    for(i=0;i<NUMB;i=i+1) MemReg[i]<=i;

  always@(negedge CLK)

  begin

    if(WE)//写入

        MemReg[Address]<=Data_In;

  end

  

  assign Data_Out=MemReg[Address];

endmodule

寄存器组理论分析：

RA，RB分别为两个寄存器地址，busA，busB分别为两个寄存器，RW为将要写入的寄存器的地址，busW为将要写入RW的值。

一开始RA,RB为1，2，寄存器中初始化为0，busW设置为10。在第一个时钟下降沿处，由于WE为低电平，即写使能无效，因此busW并没有写入RW也就是并没有2号寄存器中，仍然是0。

在第二个时钟下降沿处，WE为高电平，写使能有效，此时将busW=10写入2号寄存器中，可以看到busB对应的2号寄存器变成了10，写入成功。

后面同理，在第三个时钟下降沿处不将11写入1号寄存器，第四个下降沿写入，可以看到busA对应的1号寄存器变成了11，写入成功。

存储器单元及理论分析：

Address为将要写入的存储器地址，Data_In为将要写入的数据，Data_Out为从存储器读出的数据，WE为写使能，存储器内容按照存储器的地址初始化，即n号存储器内容为n。

在第一个时钟下降沿处，WE为低电平即写使能无效，Data_Out为Mem[Address]=1，Data_In不写入1号存储器。

在第二个时钟下降沿处，WE为高电平即写使能有效，此时将Data_In写入1号存储器，可以看到Data_Out对应的1号存储器内容变成-1，写入成功。

后面同理，在Address=2时的第一个时钟下降沿处不写入，Data_Out=2，第二个下降沿处写入，2号存储器值变为10，写入成功

2.5****实验结果

寄存器组实验结果截图：

存储器单元实验结果截图：

2.6****实验小结

通过本次实验更加熟悉quartus的使用和verilog的编写，也对寄存器组和存储单元单元的原理理解的更为透彻。

实验3：取指令部件设计

3.1 实验概述

运用quartus设计取指令部件，并模拟仿真。

3.2 实验内容

完成对程序计数器(PC)、指令存储器及下地址逻辑的设计和实现。掌握取指部件原理与设计方法。

3.3 实验设计

PC是一个32位地址:

顺序执行时: PC<31:0> = PC<31:0> + 4

转移执行时: PC<31:0> = PC<31:0> + 4 + SignExt[Imm16] * 4

采用32位PC时，可用左移2位实现“*4”操作，计算转移地址用2个加法器

用更简便的方式实现如下：

MIPS按字节编址，每条指令为32位，占4个字节，故PC的值总是4的倍数，即后两位为00，因此，PC只需要30位即可。

PC采用30位后，其转移地址计算逻辑变得更加简单。

下地址计算逻辑简化为：

顺序执行时: PC<31:2> = PC<31:2> + 1

转移执行时: PC<31:2> = PC<31:2> + 1 + SignExt[Imm16]

取指令时: 指令地址 = PC<31:2> 串接 “00”

Using a 30-bit PC:

顺序执行时: PC<31:2> = PC<31:2> + 1

转移执行时: PC<31:2> = PC<31:2> + 1 + SignExt[Imm16]

取指令时: 指令地址 = PC<31:2> concat “00”

先根据当前PC取指令，计算的下条指令地址在下一个时钟到来后才能写入PC！

3.4 实验过程

取指令部件源码：

module Instruction(clk,run,branch,jump,zero,instruction,pc);

input clk,zero,branch,jump,run;

output [31:0] instruction;

output reg [29:0] pc=30'd0;

wire branch_zero;

assign branch_zero = branch & zero;

wire [31:0] addr_mem;

reg [31:0] Mem [255:0];

integer i;

initial

  for(i=0;i<256;i=i+1) Mem[i]<=i;

wire [29:0]temp1;

wire [29:0]temp2;

reg [29:0]temp3;

reg [31:0]temp4;

wire [29:0]M2;

assign temp1=pc;

assign temp2=instruction[15:0];

assign addr_mem = temp4;

assign instruction={Mem[addr_mem]};

always@(negedge clk)

begin 

  pc=temp4[31:2];

  temp3 = pc + 1 + (branch_zero ? instruction[15:0] : 0);

  temp4 ={(jump?M2:temp3),2'b00};

end

assign M2={pc[29:26],instruction[25:0]};     // jump  跳转地址

endmodule

理论分析：

Branch和zero用来控制是否进行转移指令，jump为是否跳转，instruction为当前的指令，指令存储器内容为n号指令内容为n。

在第一个时钟下降沿处，branch和zero都为1，jump为0即转移指令，转移后的地址为=

实验1： 设计ALU单元

实验2： 寄存器组和存储器模块设计

实验3： 取指令部件设计

实验1：设计ALU单元

实验2：寄存器组和存储器模块设计

实验3：取指令部件设计